FET2石直結アンプ(ソース接地〜ドレイン接地)の実験

1. 実験の目的

ソース接地とドレイン接地のFET増幅回路を二段直結した回路について設計と
動作確認をして、設計値と実測値の違いを比較・考察します。
初段のソース接地増幅回路は交流負帰還なしとします。
FETによる2段直結増幅回路はネットで探してもほとんど(全く?)見当たりません。(-_-;;
たぶんメリットが乏しいのだと思われます。
今回の設計と実験を通してその辺の理由についても探ってみます。



2. 実験課題

下記の項目について測定を行い、設計値と測定値を比較します。
(入力インピーダンスは100[kΩ]になるのが判り切っているので省略。笑)


1. 直流動作点
2. 電圧増幅度
3. 出力インピーダンス



3. 実験回路





4. 回路の動作

増幅回路としての動作は初段(Q1)はソース接地の1石FET増幅回路
二段目(Q2)はドレイン接地の1石FET増幅回路と同じです。
増幅回路の間を直流的に分離するコンデンサーやトランスを使用しないようにするため
直流バイアス電圧をうまく設計する必要があります。
初段(Q1)の回路は、 FET2石直結アンプ(ソース接地〜ドレイン接地)の実験と
同じ回路ですので設計についてはそちらを参照してください。



5. 実験回路の設計

1. 設計条件
(1)電源(V_DD)は15[V]。
(2)Q1のFETは2SK2881のDランクを使う。
　(データシートよりI_DSS=2.5〜6.0[mA]、Vp=-0.1〜-3.0[V]、 y_fs=15[mS])
　設計にあたってはI_DSS = 4.0[mA]、Vp = -0.3[V]で計算します。
　(V_P1=-0.3[V]とした理由については ソース接地増幅回路(交流負帰還有り)の
　考察の項をを参照してください。)
(3)Q2のFETは2SK2880のDランクを使う。
　(データシートよりI_DSS=2.5〜6.0[mA]、Vp=-1.5[V](typ)、 y_fs=3[mS])
　設計にあたってはI_DSS = 4.0[mA]で計算します。
(4)ドレイン電流(I_D)はQ1、Q2ともI_DSS の1/2に設定する。よってI_D = 2.0[mA]
(5)電圧増幅度は出たとこ勝負(^^;
(6)増幅する周波数帯域の最低周波数は50Hz
(7)入力側(信号源)の出力インピーダンスは10[Ω]
(8)出力側(負荷)の入力インピーダンスは1[MΩ]



2. バイアス回路の設計


バイアス回路の設計ですが、実は、FET2石直結アンプ(ソース接地〜ソース接地)
の実験の回路からQ₂のドレイン抵抗R_D2を取り除いただけで
(R_D2は必ずしも取り除く必要はないです。)
ほとんど同じになるので、そちらのバイアス設計の項を 参照してください。
違う点は、R_D2がない分だけV_DS2が大きくなることです。
なので、バイアス設計の結果は下図となります。



3. 増幅回路の等価回路
増幅する周波数帯でコンデンサのリアクタンスが十分小さくなるように値を決めます。
ので、増幅回路の等価回路から2個のコンデンサCi、Co、を短絡します。
またV_DDとグランド(GND)も交流的には同電位なので接続してあります。
さらにQ₁は ソース接地の簡略化等価回路に置き換え、
Q₂は ドレイン接地の等価回路に置き換えると、
等価回路は下図となります。


r_d2はQ₂のドレイン抵抗、 μ₂はQ₂の増幅率で
μ₂ = g_m2 × r_d2

の関係があります。
2SK2880のデータシートより、y_os = 10[μS]なので
r_d = 1/y_os = 1/10[μS] = 100[kΩ]

また、g_mの値はデータシートのy_fsの値を用いて
g_m ≒ 0.7 * y_fs

の式から概算します。そうすると、
g_m1 ≒ 0.7 * 15[mS] = 10.5[mS]
g_m2 ≒ 0.7 * 3[mS] = 2.1[mS]


4. 入力インピーダンスの計算
等価回路から入力インピーダンス(Zi)は
Zi = R_G = 100[kΩ]

となります。


5. 出力インピーダンスの計算
制御電流源の内部抵抗は無限大なので、
等価回路から出力インピーダンス(Zo)は
Zo = R_S2 // {r_d2/(μ₂ + 1)}

g_m2 ≒ 2.1[mS]でしたので1/g_m2 ≒ 476[Ω]となることから
r_d=100[kΩ]と比較すると、r_d>> 1/g_m2の 関係が成り立ちます。
このとき
Zo ≒ R_S2 // 1/g_m2

と出来ますので、
Zo ≒ 2.2[kΩ] // 476[Ω] = 2200 * 476 / (2200 + 476) ≒ 391[Ω]

となります。


6. 電圧増幅度の計算
初段(Q₁)の負荷は2段目のFETのゲートのみとなるため無限大となります。
よって初段の増幅度A_v1はソース接地の増幅度となり
A_v1 = −g_m1 * R_D1 / ( 1 + g_m1 * R_S1)

2段目(Q₂)ではR_D2 << R_Lに設定しているので、
2段目の増幅度A_v2ドレイン接地の増幅度となり
A_v2 = μ * R / {r_d + (μ + 1) * R}

となります。
ここで、Rの定義はR=R_S2//R_Lですが、
今回はR_S2 << R_L と設定したのでR=R_S2です。
さらにr_d >> 1/g_mの関係が成り立つので
A_v2 ≒ g_m2 * R_S2 / {1 + g_m2 * R_S2}

とすることが出来ます。
バイアス回路の設計において
R_D1 = 5.6[kΩ]、R_S1 = 47[Ω]
R_S2 = 2.2[kΩ]

と決めましたので、それぞれの増幅度を計算すると
A_v1 = -0.0105 * 5600 / (1 + 0.0105 * 47) ≒ -39
A_v2 = 0.0021 * 2200 / (1 + 0.0021 * 2200) ≒ 0.82

回路全体の増幅度Avは
Av = A_v1 * A_v2 = -39 * 0.82 ≒ -32

マイナスの記号は出力の位相が反転することを示しています。


7. コンデンサの容量の決定
(1)入力側カップリング・コンデンサ(Ci)
Ciは入力側の抵抗R_Gとローカット・フィルターを形成するので
カット・オフ周波数(fi)は次の式で与えられます。
fi = 1/(2π * Ci * R_G)

信号の最低周波数をfslとすれば
fsl >> fi
となるようにCiを決定すればよいことになります。よって
fsl >> 1/(2π * Ci * R_G)
∴Ci >> 1/(2π * fsl * R_G)

入力信号の最低周波数(fsl)を50[Hz]とします。
Ci >> 1/(2π * 50 * 100[kΩ]) ≒ 0.032[μF]

となりかなり小さな値ですみます。今回はCi = 1[μF]としました。
(有極コンデンサーを使用したので、極性が悩ましいですが、vi側を+にしました)



(2)出力側カップリング・コンデンサ(Co)
Coは出力インピーダンスZoと次段の入力インピーダンスR_Lとともに
ローカットフィルターを形成します。
そのカットオフ周波数をfoとすると、
fo = 1/{2π * Co * (Zo + R_L)}

信号の最低周波数をfslとすれば
fsl >> fi
となるようにCoを決定すればよいことになります。よって
fsl >> 1/{2π * Co * (Zo + R_L)}
∴Co >> 1/{2π * fsl * (Zo + R_L)}

入力信号の最低周波数(fsl)を50[Hz]とします。
Co >> 1/{2π * 50 * (391[Ω] + 1[MΩ])} ≒ 0.0032[μF]

となりかなり小さな値ですみます。
今回は手持ちのコンデンサーの関係でCo = 22[μF]としました。





6. 実験方法

信号源としては、トランス・ボックス を使用します。
従って、周波数は(東日本では)50Hzになります。
トランス・ボックスの出力電圧がそのままでは電圧が高過ぎるので
分圧器により分圧し、2mV(rms)程度まで減衰させます。
このとき、増幅器からみたときの信号源のインピーダンスは10Ω程度となり
FET増幅回路の入力インピーダンスZiに比べると十分小さい値となります。




1. 電子ブロックの配置



2. 直流動作点の測定
ディジタルテスターの直流電圧測定レンジで、下図に示すようにV_D1、 V_DSx、V_Sx、V₁を
測定します(x=1,2)。I_D1は I_D1 = V_D1/R_D1の式から、 またI_D2は I_D2 = V_S2/R_S2の式から
求めます。 電源電圧V_DDも正確に15.0[V]ではないので、測定しておきます。



3. 電圧増幅度の測定
(1)下図の測定回路を組立てます。


(2)vsの値を読みます。
(3)vsの値に分圧器による分圧比(=10/33600)をかけてviを求めます。
(4)voの値を読みます。
(5)viの値とvoの値から電圧増幅度Av=vo/viを求めます。


4. 出力インピーダンスの測定
   増幅回路における 出力インピーダンスの簡易測定法によります。
   
   (1)下図の測定回路を組立てます。
   
   
   (2)SWを開放の状態にしてvoの値を読み取ります。
   　この時のvoの読みをvo0とします。
   (3)SWを閉じてからvoの値が(1/2)*vo0となるようにVRを調整します。
   (4)VRを回路から外し、テスターの抵抗レンジでVRの値を読み取ります。
   　この時のVRの値がZoとなります。
   
   なお、SWについては、実際は配線を取り外すことにより解放しました。
   



7. 実験機材

1. 自作電子ブロック
使用したブロックは、実験方法の 電子ブロックの配置を参照。
2. トランス・ボックス
3. 簡易安定化電源 (15[V]端子)
4. ディジタル・テスター
5. トランス・ボックス
6. 分圧器
7. 2kΩの可変抵抗器
8. 配線材



8. 実験結果

1. 直流動作点の測定
下図に測定結果を示します。
白色の吹き出しで計算値、黄色の吹き出しで測定値を表しました。



2. 増幅度の測定

vsの値　[V]	viの値　[mV]	voの値　[mV]	Av (測定値)	Av (計算値)	測定値/計算値　(%)	備考
6.76	2.0	-64	-32	-32	0%

vi = vs * 10/33600、Av(測定値) = vo/vi


3. 出力インピーダンスの測定
   

   VRの値　[Ω]	voの値　[mV]	備考
   ∞ (SW:開放)	64	voのこの値がvo0
   349 (SW:短絡)	32	(vo=1/2 * vo0)

   
   以上の測定結果より、
   Zo = 349[Ω]
   
   Zoの計算値と測定値を比較すると、
   

   Zo (計算値)　[Ω]	Zo (測定値)　[Ω]	測定値/計算値　(%)	備考
   391	349	-10.7

   
   

9. 考察

(1)下記のいずれの項目も、設計値と測定値は概ね一致しました。


• 直流動作点の測定
  
• 電圧増幅度の測定
  　実測値と計算値が一致してますが、たまたまです。(^^v
  
• 出力インピーダンスの測定
  

(2)出力インピーダンスですが、 ドレイン接地の1石増幅の実験と比べると約1.7倍の
　大きさとなりました。これは今回の実験回路の方がソース抵抗R_Sが大きいためです。
　ソース抵抗R_Sを大きくすると、増幅度は大きくなりますが
　(と言っても1未満の範囲ですが)、出力インピーダンスは大きくなり性能面から問題と
　なることが判りました。

(3)FETの2石直結増幅回路の実験(ソース接地〜 ソース接地)でも書きましたが、一般的に
　2石増幅回路の場合、入力インピーダンスを高めるために初段をFETにする場合でも、
　2段目以降はバイポーラ・トランジスタを使う方が性能的に有利であると思われます。
　ただ、ソース接地〜ドレイン接地のFET2段直結でも一応正常に動作することが確認できました。
　性能の弱点を知った上で使用することは可能と思われます。
　あんまり、そんなケースはないかもしれませんが。(^^;
　


10. 今後の課題

1. 増幅度の仕様が与えられた場合の回路設計の手順について考察する。
   
   
2. 周波数特性の測定
   周波数特性は増幅回路の基本的な特性のひとつですが、今回の実験では
   信号源として発振器ではなく、トランス・ボックスを使用する方針としたので
   周波数特性の測定は断念しました。
   
   
3. ひずみ率の測定
   用途によってはひずみ率も重要な特性ですが、ひずみ率計が手元にないため
   将来の課題としました。
   



11. 参考文献

1. 2SK2880データシート
2. 2SK2881データシート

12. >関連項目

1. 電子回路- 接合型FETのソース接地増幅回路(交流負帰還あり)の解析
2. 電子回路- 接合型FETのドレイン接地増幅回路の解析
3. 電子回路- 段間結合回路
4. 自作電子ブロック
5. トランス・ボックス
6. 簡易安定化電源
7. トランス・ボックス
8. 分圧器
9. 2kΩの可変抵抗器
10. FETのデバイス実験(FET 1石増幅回路)
11. FET増幅回路の実験− FET2石直結アンプ(ソース接地〜ドレイン接地)の実験